先进封装助力摩尔定律延续

　　摩尔定律主要内容为：在价格不变时，集成电路上可以容纳的晶体管数量每18-24个月便会增加一倍，即：处理器性能大约每两年翻一倍，同时价格下降为之前的一半。

　　自2015年以来，集成电路先进制程的发展开始放缓，7nm、5nm、3nm制程的量产进度均落后于预期。随着台积电宣布2nm制程工艺实现突破，集成电路制程工艺已接近物理尺寸极限;与此同时芯片设计成本快速提升，以先进工艺节点处于主流应用时期设计成本为例，工艺节点为 28nm时，单颗芯片设计成本约为0.41亿美元，而工艺节点为7nm时设计成本提升至2.22亿美元。

 

　　为有效降低成本、进一步提升芯片性能、丰富芯片功能，各家龙头厂商争相探索先进封装技术。先进封装技术作为提高连接密度、提高系统集成度与小型化的重要方法，在单芯片向更高端制程推进难度大增时，担负起延续摩尔定律的重任。

　　如今，除了单个芯片封装形式的演进以外，多芯片集成、2.5D/3D堆叠等技术也成为现阶段先进封装的主流技术路径，尤其对于大规模集成电路，Chiplet封装技术应运而生发挥重要作用。

　　先进封装已成AI芯片供应瓶颈，扩产蓄势待发

　　继算力、存力之后，AI芯片封装的“封力”也已经走到聚光灯下。之前AIGPU供不应求，主要瓶颈环节就在于CoWoS封装。而在以英伟达为首的AI芯片巨头需求推动下，半导体先进封装需求水涨船高，扩产蓄势待发。

　　由于 AI 领域需求增长，英伟达、博通、AMD 争抢台积电 CoWoS 产能。由于英伟达和台积电之前都低估了市场对数据中心 GPU 的需求，现有的封装设备已无法满足，为此后者还紧急订购新的封装设备，预计要将 2.5D 封装产能扩大 40%以上，以满足英伟达不断增长的需求。

　　Chip let 展现集成优势，市场空间显著

　　Chip let 俗称“芯粒 ”或“小芯片组 ”，通过将原来集成于同一 SoC 中的各个元件分拆，独立为多个具特定功能的 Chip let，分开制造后再通过先进封装技术将彼此互联，最终集成封装为一个系统芯片。Chip let 可以将一颗大芯片拆解设计成几颗与之有相同制程的小芯片，也可以将其拆解设计成几颗拥有不同制程的小芯片。Chip let 是一种硅片级别的 IP 整合重用技术，其模块化的集成方式可以有效提高芯片的研发速度，降低研发成本和芯片研制门槛。

       与传统SoC相比，Chiplet在设计成本、良率、制造成本、设计灵活性等方面优势明显。

　　在高性能计算、AI等方面的巨大运算需求下，芯片性能快速提升，芯片中的晶体管数量也在快速增加，导致芯片面积不断变大。对于晶圆制造工艺而言，芯片面积越大，工艺的良率越低。通过运用Chiplet的手段，可以将大芯片拆解分割成几颗小芯片，单个芯片面积变小，失效点落在单个小芯片上的概率将大大降低，从而提高了制造良率。

　　由于Chiplet芯粒可以独立设计和组装，因此制造商可以根据自己的需要来选择不同类型、不同规格和不同供应商的芯粒进行组合，很大程度上提高了芯片设计的灵活性和可定制化程度;并且制造商可以依赖于预定好的芯片工具箱来设计新产品，缩短芯片的上市时间。

　    2022年3月，英特尔、AMD、Arm、高通、三星、台积电、日月光、GoogleCloud、Meta、微软等全球领先的芯片厂商共同成立了UCIe联盟，旨在建立统一的die-to-die互联标准，促进Chiplet模式的应用发展，目前联盟成员已有超过80家半导体企业，越来越多的企业开始研发Chiplet相关产品。UCIe在解决Chiplet标准化方面具有划时代意义，标志着产业化落地开始。

       中国首个原生Chiplet技术标准《小芯片接口总线技术要求》于2022年12月发布，该标准有助于行业规范化、标准化发展，为赋能集成电路产业打破先进制程限制因素，提升中国集成电路产业综合竞争力，加速产业进程发展提供指导和支持。

　　根据Gartner数据统计，基于Chiplet的半导体器件销售收入在2020年仅为33亿美元，2022年已超过100亿美元，预计2023年将超过250亿美元，2024年将达到505亿美元，复合年增长率高达98%。超过30%的SiP封装将使用芯粒（Chiplet）来优化成本、性能和上市时间。MPU占据Chiplet大部分应用应用场景，Omdia预测2024年用于MP的Chiplet约占Chiplet总市场规模的43%。

        龙头IC制造及封测厂加码布局Chiplet

　　随着Chiplet技术的发展，Chiplet产业链各环节逐渐完善，即由Chiplet系统级设计、EDA/IP、芯粒、制造、封测组成的完整Chiplet生态链。从Chiplet产业链逻辑看，芯片设计和封装处于链条中心环节，且与后端系统应用紧密联动，而晶圆厂则被前置，成为芯粒提供商的生产环节。

　　目前全球封装技术主要由台积电、三星、Intel等公司主导，主要是2.5和3D封装。2.5D封装技术已非常成熟，广泛应用于FPGA、CPU、GPU等芯片，目前是Chiplet架构产品主要的封装解决方案。3D封装能够帮助实现3DIC，即晶粒间的堆叠和高密度互连，可以提供更为灵活的设计选择。但3D封装的技术难度更高，目前主要有英特尔和台积电掌握3D封装技术并商用。

       Chiplet被视为中国与国外差距相对较小的先进封装技术，有望带领中国半导体产业在后摩尔时代实现质的突破，因此，中国半导体企业紧跟产业趋势，纷纷走向Chiplet研发的道路。中国三大封测企业长电科技、通富微电与华天科技都在积极布局Chiplet技术，目前已经具备Chiplet量产能力。

　　长电科技推出的面向Chiplet小芯片的高密度多维异构集成技术平台XDFOI？可实现TSVless技术，达到性能和成本的双重优势，重点应用领域为高性能运算如FPGA、CPU/GPU、AI、5G、自动驾驶、智能医疗等。

　　华天科技已量产Chiplet产品，主要应用于5G通信、医疗等领域。华天科技已掌握SiP、FC、TSV、Bumping、Fan-Out、WLP、3D等先进封装技术。华天科技目前已建立三维晶圆级封装平台—3DMatrix，该平台由TSV、eSiFo（Fan-out）、3DSIP三大封装技术构成。

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